1. Jurnal
[Kembali]
1. Module D'Lorenzo (Panel DL 2203C, Panel DL 2203D, Panel DL 2203S)
Pada rangkaian percobaan kali ini merupakan rangkaian asinkronus counter yang merupakan jenis counter di mana flip-flop pertama terhubung ke clock dan clock flip-flop selanjutnya merupakan output dari flip-flop sebelumnya. Pada rangkaian terdapat 8 buah output dari 8 buah J-K flip-flop. Pada rangkaian MSB terletak pada K-K flip-flop yang sebelah kanan sedangkan LSB terletak pada J-K flip-flop sebelah kiri. J-K flip-flop yang digunakan merupakan jenis 74LS112 yang mana kaki input pada R dan S nya merupakan aktif low di ma na akan aktif apabila inputnya merupakan low atau 0 . Jadi jika kaki set dihubungkan ke ground maka akan berlogika nol sehingga output yang dihasilkan akan diset menjadi satu, sedangkan jika pin reset diberikan inputan low maka akan mereset output menjadi nol. Rangkaian pada percobaan kali ini merupakan jenis rangkaian asinkronus up dimana perhitungannya dimulai dari 0-9 atau 0-15. Percobaan ini dikatakan memiliki kerugian dari perhitungan yang dilakukan lambat. Hal tersebut dikarenakan tegangan yang diterima flip flop harus menunggu output dari J-K flip-flop sebelumnya atau output dari Q sehingga membutuhkan waktu untuk mendapatkan inputan dari J-K flip-flop sebelumnya.
5. Video Rangkaian
[Kembali]PERCOBAAN 1
1. Analisa output percobaan berdasarkan IC yang digunakan?
Pada percobaan 1 menggunakan Jika flip-flop dengan IC 74 LS112. Rangkaian disusun asinkron dan mengakibatkan terjadinya perhitungan dari 0 sampai 15 untuk output Q dan output 15 sampai 0 untuk output Q'. Rangkaian flip-flop yang disusun akan menghasilkan sebuah counter dimana nilai dari clock pada flip-flop 2 merupakan output dari flip-flop yang pertama sehingga menghasilkan output 4 bit yang akan berubah seiring dengan perubahan clock pada saat fall time.
2. Analisa sinyal output yang dikeluarkan jJ-K flip-flop kedua dan ketiga?
Sinyal output yang dilewatkan flip-lop kedua dan ketiga dapat dilihat pada timing diagram di mana sinyal output yang dikeluarkan flip flop kedua mengalami perlambatan daripada output flip-flop yang pertama begitu juga dengan flip-flop ketiga. Hal tersebut disebabkan oleh inputan dari J-K flip-flop kedua dan ketiga harus menunggu output dari J-K flip-flop sebelumnya yang menyebabkan adanya delay pada output.
7. Link Download
[Kembali]
Download Video Simulasi Disini Download Datasheet 74LS112 Disini Download Datasheet Logic Probe Disini Download Datasheet SPDT Disini
Tidak ada komentar:
Posting Komentar